[an error occurred while processing this directive]
Рисуй все в VHDL, там вроде можно с помощью таблицы состояний все задать, а потом в CPLD или FPGA
(«Телесистемы»: Конференция «Микроконтроллеры и их применение»)
Отправлено
RUAL
15 декабря 2005 г. 06:10
В ответ на:
Как дешифратор спроектировать?
отправлено shiza 15 декабря 2005 г. 06:03
Составить ответ
|||
Конференция
|||
Архив
Ответы
Это дешифратор потом войдет в состав микросхемы. Надо сделать его в из XOR, AND, NOT. А какой пакет позволяет из описания таблицы VERILOG сделать схему?
—
shiza
(15.12.2005 06:27
80.240.216.42
,
пустое
)
Любой синтезатор это умеет. А вот как в верилоге таблицу сделать ? :) Через primitive что-ли?
—
SM
(15.12.2005 10:07
213.141.158.26
,
пустое
)
А причем тут таблица ? Для этого есть "CASE" :-)) 1024 строки текста и... золотой ключик у Вас в кармане.
—
Kuka
(15.12.2005 10:29
195.239.227.102
,
пустое
)
Как обойти, я и сам знаю.
—
SM
(15.12.2005 10:31
213.141.158.26
,
пустое
)
Причет тут обойти? Вы, что в HDL знаете такой оператор "Truth_Table" ? :-))
—
Kuka
(15.12.2005 10:58
195.239.227.102
, 207 байт)
Да, я знаю в HDL такой оператор. А Вы еще нет? :) (+)
—
SM
(15.12.2005 11:15
213.141.158.26
, 3732 байт)
Ну, чтож - флаг Вам в руки :-)) Шизу будет очень жалко ...
—
Kuka
(15.12.2005 11:39
195.239.227.102
,
пустое
)
Кстати ради интереса проверил - primitive это вполне синтезируемая конструкция, по крайней мере квартусом.
—
SM
(15.12.2005 11:51
213.141.158.26
,
пустое
)
Жалко? Да сделать прогу по преобразованию бинарника для ПЗУ в AHDL "table" это 15 минут работы. Ровно столько же, сколько и в "case".
—
SM
(15.12.2005 11:43
213.141.158.26
,
пустое
)
Ответ: про VERILOG ниче сказать не могу, вот проснется SM, у него спросишь
—
RUAL
(15.12.2005 07:10
217.20.82.57
,
пустое
)
Можно тупо загнать эту таблицу в две ПЗУхи, весь вопрос в задержках...
—
RUAL
(15.12.2005 06:19
217.20.82.57
,
пустое
)
Не... в таблицы не покатит. Схема должна быть чисто комбинаторная. без тактовых задержек.
—
shiza
(15.12.2005 06:24
80.240.216.42
,
пустое
)
Ответ: ПЗУ да, но они могут давать помехи(дребезг) на выходе при смене адреса на входе, было такое. Если хочется логики, то обращаться к булевой алгебре.
—
vk
(15.12.2005 09:51
195.14.53.142
,
пустое
)
Большинство ПЗУ - Flash, EPROM - и так асинхронные, и тактовых задержек не имеют. Будет только задержка распространения - от 25 до 50 нс от смены адреса до смены данных
—
=AVR=
(15.12.2005 09:14
80.92.96.19
,
пустое
)
Тьфу. Хотел сказать КОМБИНАЦИОННАЯ логика. Ночь... язык заплетается =)
—
shiza
(15.12.2005 06:31
80.240.216.42
,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru