Отправлено KiV 11 ноября 2004 г. 17:16 В ответ на: KiV почту гляньте, плиз... отправлено Jolik 11 ноября 2004 г. 13:04

Блин! Почту еле посмотрел - админ POP/SMTP закрыл. Отправить вообще ничего не смог:(
Пишу здесь.

На сегодня у меня NAND подключаются через FPGA - там вся логика управления. Еще раньше я делал аналогичное Вашему подключение через мелкую CPLD только управляющих сигналов флэшки. Как именно - уже не помню :( Вроде сигналы ALE, CLE, WP и CE писал в регистр внутри CPLD, выпускал их наружу на флэш и от их состояния пропускал на флэш сигналы RD WR с процессорной шины.

Для случая NAND на процессорной шине еще есть два варианта:
1) повесить CE на землю навечно, но необходимо обеспечить отсутствие других управляющих сигналов (WE, RE) при доступе к другим устройствам шины.
2) можно обойтись мелкой логикой типа триггера, через который устанавливать сигнал CE навечно, а сбрасывать высоким уровнем RY/BY, но опять-же желательно обеспечить отсутствие на флэши других сигналов во время низкого уровня сигнала CE. Иначе что там будет - неизвестно... :) Но скорее всего, во время низкого уровня RY/BY флэшина ничего воспринимать на будет. Но я это не проверял.

По-поводу удержания сигнала CE у ВСЕХ микросхем 5608 Вы правы, только есть еще 5616 - там держать CE не надо. Почему так сделали - загадка.