|
1) Можно сделать так - присылаете мне кусок на AHDL (можно SystemC, можно верилог, можно схематику макса/квартуса, но только не VHDL) - с тем, что хотите от LPT. Я его смотрю, и если это возможно (есть еще кое какие ограничения, связанные с передачей по тем-же линиям POD'у управляющих команд), сам разделяю Ваш исходник на FPGA-часть и CPLD-часть и добавляю в виде очередного режима. Для этого я время найду. Там не все так просто - если надо включается 33-мгц SERDES между FPGA и CPLD из-за недостаточности линий между POD и мамкой. Да и нет желания, чтобы все кому не лень выпускали свои прошивки. Пусть пока я готов поддерживать оный девайс все прошивки буду синтезировать только я сам.
E-mail: info@telesys.ru