|
это уже не из той оперы совсем... Если хотите корректно моделировать контроллер с подключенной к нему аналоговой частью, то это уже из оперы средств навроде Synopsys SABER и вокруг. Вам надо иметь VHDL/Verilog модель данного контроллера с более-менее правдоподобными таймингами. Также надо иметь спайс-модели входных-выходных ячеек его. Ну и комп навроде SunBlade под соляркой, чтоб это моделирование на пол-года не растянулось.
E-mail: info@telesys.ru