Timing constraint: Default period analysis for Clock 'CLKIN_25'
Clock period: 20.054ns (frequency: 49.866MHz)
Total number of paths / destination ports: 981 / 107

Delay: 5.013ns (Levels of Logic = 8)
Source: Inst_LCD_Ctrl/div_2 (FF)
Destination: Inst_LCD_Ctrl/Tc_6 (FF)
Source Clock: CLKIN_25 rising 4.0X
Destination Clock: CLKIN_25 rising 4.0X

То есть, получается что задержка для данного пути 5.013ns, но относительно CLKIN_25 минимальный период получается 20.054ns. А мне привязка к этой частоте 25MHz вообще не нужна. Если правильно понимаю, DCM обеспечивает нулевой сдвиг фазы между входным клоком и выходным сигналом CLKFX. Откуда тогда набегают эти лишние 15ns?