Что ModelSim, что Aldec симулируют нормально, а вот при синтезе получается фигня. При компиляции никакой диагностики не вижу, а вот P&R почему-то выбрасывает часть сигналов, как неподключенные. Конструкция такая. Имеется два канала, по которым передаются пакеты (байты). Принятые байты собираются в пакет 98 бит и запихиваются в FIFO глубиной до 32. Из фифо пакеты извлекаются и побайтно выдаются во второй канал. Полностью идентично сделано во встречном направлении. Так вот, эта скотина почему-то считает, что младшие 16 бит от выходов из FIFO никуда не подключены, и роутить он их отказывается. Уж как только не изгаляюсь, откусывает и всё тут! Тот же самый код используется для Lattice - всё нормально, а вот что за бред с этим Xilinx - не понимаю!