Тогда вот.
Логика работы ОДНОГО канала:
1. счётчиком нужной разрядности измеряется интервал между STARTами
2. (Потребуется FIFO, как я ранее полагал). По приходу START: если канал занят (формирует задержку) - записываем измеренное значение в FIFO, канал не трогаем. Если свободен - по приходу START формируем номинальную задержку канала (записываем в счётчик задержки номинальную велчину).
3. по окончании текущего цикла формирования задержки смотрим FIFO:
если пуст -> п.1, если нет - считываем из FIFO измеренную задержку,
записываем в счётчик задержки, формируем её.
4. Повторяем п.3.

Не во всякую FPGA (не во всякий копус) войдёт, но ничего лучше предложить с ходу не могу. Если очень нужно решить задачу - придётся взять несколько корпусов.