пока вопросы общего плана - на Verilog модуль через Avalon bus подключить, вроде ясно. То есть нужно иметь на чипе жесткую скоростную логику на 270 мгц, но при этом иметь из softcore nios спокойно си-шные сурцы для разборки определенных пакетов юзать. А вопрос как несколько ядер будут share memory юзать. Но еще больший вопрос - где yes и Stewart little тусят. Последнего впросем 22-го на семинаре надеюсь видеть ЭФО