Даже если бы удалось аппаратным способом генерировать CLK, HSYNC и VSYNC (а это невозможно), то за 10 тактов, отведённых процу на размышление, он не сообразит, ставить точку или нет. Сам вывод байта в порт занимает 2 такта; любое сравнение отнимает 3/4 такта, а таких сравнений нужно минимум 2.