[an error occurred while processing this directive]
|
Похоже без обоснования своего предположения никак. Значит почему я решил, что это возможно.
"Enabling and disabling of the clock input must be done when T1/T0 has been stable for at least one system clock cycle, otherwise it is a risk that a false Timer/Counter clock pulse is generated."
Тогда при частоте в 6 раз превышающей IO clk, это будет вполне закономерное явления. Разве такого нельзя предположить. Отсюда и родился вопрос, за который вы меня назвали ламером.
Поверьте мне запись fExtClk < fclk_I/O/2 примелькалась за последние 2 дня при поиске решения.