Отправлено yes 11 сентября 2006 г. 18:19 В ответ на: Наверное чтобы ошибки при передаче по линии связи в пакеты не собирались. отправлено SM 11 сентября 2006 г. 18:08

ответ мне показался со :)

пишем и читаем по одинаковому адресу, соответственно какие младшие адреса будут - пофигу (это если без :) )

какие-то объяснения (может даже и здесь спрашивал) по поводу объединения много чипов памяти на шину помню смутно, но не понимаю почему линеар хуже...

• :-) Объяснение от NEC: "Some microprocessor cache system are optimized for sequential addressing and others for interleaved" :-) — -=ВН=-   (11.09.2006 19:11 193.125.71.140, пустое)
  • Тогда понятно - это привязывается к конкретной реализации адресного дешифратора, т.е. у одного семейства линейно будет 1-3-2-4, у другого - 1-4-2-3 и т.д. — =AVR=   (11.09.2006 19:21 80.92.96.19, пустое)
    • то есть, когда-то давно кто-то из монстров (NEC. DEC, xEC) забыли поставить XOR — yes   (11.09.2006 19:25 87.236.81.130, 53 байт)
      • Похоже — =AVR=   (11.09.2006 19:26 80.92.96.19, пустое)
• Это для двухбанковых чипов(+) — misyachniy   (11.09.2006 18:43 83.218.237.86, 110 байт)
  • Да ладно, банки отдельно - это не тот интерливинг. Не того уровня. Это адресация внутри бёрста, а он не то, что в один банк, а еще и в одну строку обычно отправляется. — SM   (11.09.2006 18:54 195.225.131.186, пустое)
    • я подозреваю, что имело смысл эти младшие адреса использовать как BAx в современной SDRAM — yes   (11.09.2006 19:22 87.236.81.130, 25 байт)
  • можно подробнее... чем не годится линейный? или я не понимаю адресацию банок... — yes   (11.09.2006 18:46 87.236.81.130, пустое)
    • Нужно найти документацию на микросхему, Но по памяти - может быть не только двухбанковый чип в системе но и несколько чипов.(-) — misyachniy   (11.09.2006 18:51 83.218.237.86, пустое)