Ответ: В 16С550 он так же как у тебя описано для TMS . Взято из описания на UART 16С550A на этот бит («Телесистемы»: Конференция «Цифровые сигнальные процессоры (DSP) и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Цифровые сигнальные процессоры (DSP) и их применение»

Ответ: В 16С550 он так же как у тебя описано для TMS . Взято из описания на UART 16С550A на этот бит

Отправлено AP 17 мая 2007 г. 17:54
В ответ на: TMS5502: кривая реализация TxFIFO UART или я чего-то не понял? отправлено <font color=gray>rst</font> 17 мая 2007 г. 07:19

Bit 5: This bit is the THRE indicator. Bit 5 is set when the THR is empty, indicating that the ACE is ready
to accept a new character. If the THRE interrupt is enabled when the THRE bit is set, then an interrupt is
generated. THRE is set when the contents of the THR are transferred to the transmitted shift register. This
bit is cleared concurrent with the loading of the THR by the CPU. In the FIFO mode, this bit is set when the
transmit FIFO is empty; it is cleared when at least 1 byte is written to the transmit FIFO.

Лечение - наверное только работой по прерываниям

Составить ответ | Вернуться на конференцию

Ответы

Странно... Всегда считал, что THRE=1 означает что можно записать хотя-бы один символ в THR.... — rst (18.05.2007 10:05:3 195.162.50.30, пустое)
- Вообще THR это Transmit Hold Register. И действительно, он Empty только тогда, когда все FIFO в него опустошилось, и он сам тоже. — SM (18.05.2007 10:11:12 80.92.255.53, пустое)